Nvidia a publié deux billets techniques le même jour, en apparence sans rapport. Le premier mesure la capacité de ses modèles à écrire et corriger des circuits logiques. Le second décrit comment ses bibliothèques accélèrent la simulation des matériaux dont ces circuits sont faits. Mis bout à bout, ils décrivent une chaîne fermée : l’IA conçoit le silicium qui la fera tourner.
Un agent qui va jusqu’au bout du débogage
Le terrain de jeu s’appelle le RTL (register transfer level), le niveau auquel on décrit le comportement d’un circuit avant qu’il ne devienne un dessin de transistors. On l’écrit en Verilog, on le valide avec des outils d’EDA (electronic design automation, la conception assistée de circuits) : compilation, simulation, analyse statique, inspection des formes d’onde. Rien de tout cela ne se règle en une seule requête, et c’est précisément là que se joue la démonstration.
Nvidia évalue son modèle ouvert Nemotron 3 Ultra sur CVDP (comprehensive Verilog design problems), un banc d’essai bâti sur des tâches réalistes : compléter du code existant, partir d’une spécification en langage naturel, réutiliser des modules, générer des bancs de test, traquer des bugs. Dans la catégorie consacrée au débogage, le modèle livré à lui-même plafonne à 65,7 % de réussite. Relié à l’agent ACE-RTL, il résout la totalité des cas.
Cet agent, décrit dans l’étude ACE-RTL: When Agentic Context Evolution Meets RTL-Specialized LLMs, repose sur trois rôles. Un générateur produit ou modifie le code. Un second module, chargé de la réflexion, lit les retours de simulation, identifie les causes probables et propose une direction de correction. Un coordinateur tranche : il décide quelle part de l’historique de débogage nourrit la tentative suivante. L’agent capitalise sur ses échecs au lieu de rejouer la même erreur.
Le classement des modèles seuls ne prédit plus rien
Les résultats des autres modèles en disent plus long que ce score parfait. GLM 5.2 grimpe de 44,0 % à 94,3 %, Kimi K2.6 de 68,6 % à 97,1 %. Trois modèles séparés par plus de vingt points sans outillage se retrouvent tous au-dessus de 94 % une fois enfermés dans la même boucle : générer, tester, réfléchir.
Kimi K2.6 devançait d’ailleurs Nemotron 3 Ultra d’environ trois points sans agent, et l’ordre s’inverse dès que l’agent entre en scène. Si vous évaluez des modèles ouverts pour un usage outillé, le comparatif brut vous induira en erreur. Ce qui décide du résultat final, c’est l’outillage autour du modèle : la boucle de vérification, la gestion du contexte accumulé, l’accès aux outils métier.
Corollaire moins confortable pour les éditeurs de modèles. Quand cette couche compense l’écart de capacité brute, la différenciation remonte d’un cran, vers l’agent et vers l’intégration aux outils de vérification. Les éditeurs d’outils de conception ont déjà pris ce virage : Cadence coordonne avec son agent ChipStack la génération de RTL, la création de bancs de test, les campagnes de régression et le débogage, quand Synopsys pousse AgentEngineer sur la même chaîne, avec des points de contrôle humains. Le centre de gravité se déplace.
Des atomes à l’usine, la même mécanique
Le second billet raconte l’autre extrémité de la chaîne, avec Applied Materials. Sa plateforme Ginestra simule le comportement d’un composant à partir des propriétés et des défauts de ses matériaux. Cas d’usage cité : les empilements de grille high-k metal gate (un isolant à forte permittivité surmonté d’une électrode métallique) des transistors gate-all-around, dont le canal est entouré par la grille sur ses quatre faces. Cinq matériaux distincts y sont superposés dans une épaisseur de l’ordre du dix-millième d’un cheveu humain.
En intégrant cuDSS, le solveur de matrices creuses de la bibliothèque CUDA-X de Nvidia, Applied Materials annonce une accélération allant jusqu’à un facteur dix par rapport au calcul sur processeurs classiques, à précision constante. La vitesse compte moins que le volume qu’elle autorise : des milliers d’expériences virtuelles deviennent possibles là où le coût de calcul obligeait à parier sur quelques candidats choisis à l’avance.
Même logique en aval. Modélisation physique pour la mise au point des chambres et des recettes de procédé, jumeaux numériques pilotés par IA pour prédire le comportement d’une usine avant de toucher à la ligne de production. Partout, la simulation grignote méthodiquement le terrain de l’essai physique.
Le corpus de RTL vaudra plus cher que l’ingénieur Verilog
Le scénario le plus probable à douze ou dix-huit mois n’a rien de spectaculaire : les agents RTL quittent les bancs d’essai pour s’installer dans les flux de vérification internes. Les tâches ingrates d’abord, génération de bancs de test, campagnes de régression, tri de bugs. Tout dépend ensuite d’une condition : que ces scores tiennent sur du code propriétaire, avec ses conventions maison et ses modules hérités, là où CVDP reste un corpus public et borné.
À trois ans, si cette condition est tenue, la rareté change de place. Elle ne tient plus au nombre d’ingénieurs capables d’écrire du Verilog, mais à la possession d’un modèle entraîné sur du RTL réel et de la boucle outillée qui l’encadre. Nvidia diffuse ses modèles en ouvert. Ce qu’il ne diffuse pas, c’est le corpus d’entraînement et le couplage à ses outils de conception. L’avantage a migré vers cette couche.
Deux failles pourraient enrayer la trajectoire. La première : un score parfait sur une catégorie de banc d’essai signale autant la maturité du modèle que la saturation du test, et un banc saturé cesse de mesurer. La seconde : cette boucle consomme du calcul à chaque itération, ce qui la rend abordable pour un concepteur adossé à une flotte de GPU, beaucoup moins pour une équipe de dix personnes.
La démonstration deviendra difficile à contester le jour où un concepteur publiera non plus un pourcentage sur banc d’essai public, mais un délai de vérification divisé sur une puce réellement partie en fabrication. Tant que les chiffres sortent de CVDP, ils attestent une capacité, pas encore un gain industriel.
